2 Memory. IS49NLS96400 Datasheet

IS49NLS96400 Memory. Datasheet pdf. Equivalent

IS49NLS96400 Datasheet
Recommendation IS49NLS96400 Datasheet
Part IS49NLS96400
Description Separate I/O RLDRAM 2 Memory
Feature IS49NLS96400; IS49NLS96400,IS49NLS18320 576Mb (x9, x18) Separate I/O RLDRAM 2 Memory    FEATURES  ADVANCED INFO.
Manufacture Integrated Silicon Solution
Datasheet
Download IS49NLS96400 Datasheet




Integrated Silicon Solution IS49NLS96400
IS49NLS96400,IS49NLS18320
576Mb (x9, x18) Separate I/O RLDRAM 2 Memory 
 
FEATURES 
ADVANCED INFORMATION
JULY 2012
533MHz DDR operation (1.067 Gb/s/pin data 
rate) 
38.4 Gb/s peak bandwidth (x18 Separate I/O at 
533 MHz clock frequency) 
Reduced cycle time (15ns at 533MHz) 
32ms refresh (16K refresh for each bank; 128K 
refresh command must be issued in total each 
32ms) 
8 internal banks 
Nonmultiplexed addresses (address 
multiplexing option available) 
SRAMtype interface 
Programmable READ latency (RL), row cycle 
time, and burst sequence length 
Balanced READ and WRITE latencies in order to 
optimize data bus utilization 
 
Data mask signals (DM) to mask signal of 
WRITE data; DM is sampled on both edges of 
DK. 
Differential input clocks (CK, CK#) 
Differential input data clocks (DKx, DKx#) 
Ondie DLL generates CK edgealigned data and 
output data clock signals 
Data valid signal (QVLD) 
HSTL I/O (1.5V or 1.8V nominal) 
2560Ω matched impedance outputs 
2.5V VEXT, 1.8V VDD, 1.5V or 1.8V VDDQ I/O 
Ondie termination (ODT) RTT 
IEEE 1149.1 compliant JTAG boundary scan 
Operating temperature: 
Commercial 
(TC =  to +95°C; TA = 0°C to +70°C), 
Industrial 
(TC = ‐40°C to +95°C; TA = ‐40°C to +85°C)
OPTIONS 
Package: 
144ball FBGA (leaded) 
144ball FBGA (leadfree) 
Configuration: 
64Mx9 
32Mx18 
Clock Cycle Timing: 
Speed Grade 
18 
25E  ‐25  ‐33  Unit 
tRC  15  15  20  20  ns 
tCK  1.875  2.5  2.5  3.3  ns 
 
Copyright © 2012 Integrated Silicon Solution, Inc. All rights reserved. ISSI reserves the right to make changes to this specification and its products at any time without 
notice. ISSI assumes no liability arising out of the application or use of any information, products or services described herein. Customers are advised to obtain the 
latest version of this device specification before relying on any published information and before placing orders for products. 
 
Integrated Silicon Solution, Inc. does not recommend the use of any of its products in life support applications where the failure or malfunction of the product can 
reasonably  be  expected  to  cause  failure  of  the  life  support  system  or  to  significantly  affect  its  safety  or  effectiveness.  Products  are  not  authorized  for  use  in  such 
applications unless Integrated Silicon Solution, Inc. receives written assurance to its satisfaction, that: 
a.) the risk of injury or damage has been minimized; 
b.) the user assume all such risks; and 
c.) potential liability of Integrated Silicon Solution, Inc is adequately protected under the circumstances 
 
RLDRAM is a registered trademark of Micron Technology, Inc. 
Integrated Silicon Solution, Inc. – www.issi.com –
Rev. 00E, 06/20/2012
1



Integrated Silicon Solution IS49NLS96400
IS49NLS96400,IS49NLS18320
1 Package Ballout and Description 
1.1 576Mb (64Mx9) Separate I/O BGA Ballout (Top View) 
1
2
3
4 5678 9
10 11 12
A VREF
B VDD
C VTT
D A221
E A21
F A5
VSS
DNU3
DNU3
DNU3
DNU3
DNU3
VEXT
DNU3
DNU3
DNU3
DNU3
DNU3
VSS
VSSQ
VDDQ
VSSQ
VDDQ
VSSQ
VSS VEXT TMS
TCK
VSSQ
Q0
D0 VDD
VDDQ
Q1
D1
VTT
VSSQ
QK0#
QK0
VSS
VDDQ
Q2
D2
A20
VSSQ
Q3
D3 QVLD
G A8 A6 A7 VDD
VDD
A2
A1
A0
H BA2 A9 VSS VSS
J NF2 NF2 VDD VDD
VSS
VDD
VSS
VDD
A4
BA0
A3
CK
K DK
DK# VDD VDD
VDD
VDD
BA1
CK#
L REF#
CS#
VSS
VSS
VSS VSS A14 A13
M WE#
N A18
P A15
R VSS
T VTT
U VDD
A16
DNU3
DNU3
DNU3
DNU3
DNU3
A17
DNU3
DNU3
DNU3
DNU3
DNU3
VDD
VSSQ
VDDQ
VSSQ
VDDQ
VSSQ
VDD
A12
A11
A10
VSSQ
Q4
D4
A19
VDDQ
Q5
D5
DM
VSSQ
Q6
D6
VSS
VDDQ
Q7
D7
VTT
VSSQ
Q8
D8 VDD
V VREF ZQ VEXT VSS
VSS VEXT TDO
TDI
Symbol Description
VDD Supply voltage
VSS Ground
VDDQ
DQ power supply
VSSQ
DQ Ground
VEXT
Supply voltage
VREF
Reference voltage
VTT Termination voltage
A* Address ‐ A022
BA* Banks ‐ BA02
D* Input data
Q* Output data
DK* Input data clock(Differential inputs)
QK* Output data clocks(outputs)
CK* Input clocks (CK, CK#)
DM Input data mask
CS#,WE#,REF# Command control pins
ZQ External impedance (25–60Ω)
QVLD
Data valid
DNU,NF Do not use, No function
T* JTAG ‐ TCK,TMS,TDO,TDI
Total
 
 
Integrated Silicon Solution, Inc. – www.issi.com –
Rev. 00E, 06/20/2012
Ball count
16
16
8
12
4
2
4
23
3
9
9
2
2
2
1
3
1
1
22
4
144
NNoOteTs:ES:
1o1c2o..)p  RnNRtenioeose fesncuretanverecldvtld yite oofdobn Gr.ef  NTfouchDrtoi.us nfsruieng tuneusacerlt .eei sTd hiunisttsoe emr.nGaTayNl holyiDp csto.imonnnaaelyclyt ebde a  nd 
2ha)sR pearsaesritvice dchfaorarctfeuritsutrices oufs ae c.loTchk iinspsuigt sniganlail.s 
iTnhtise mrnaay lolpyticoonnalnlye bcete cdonannedctehda tso pGaNrDa. sitic
c3h. Daor anoctt eurseis. tTihcis osigfnaanl isa idndterrensasllyi ncopnuntecstiegdn aanld. 
Thahs ipsamrasaityico cphtairoacntaelrlisytibcse ocf oa In/nOe. Tchteisd mtaoy 
G3oenp)NatNibDoolne.adflu,l ytn hbceets iceoo pnnin.nesT catrheeid sH tiosgi hGgNZn.Da.l Nisotien ttheartn ifa OlDlyT is 
connected and has parasitic
characteristics of a clock input signal.
This may optionally be connected to
GND.
4) Do not use. This signal is internally
connected and has parasitic
characteristics of a I/O. This may
optionally be connected to GND. Note
that if ODT is enabled, these pins will be
connected to VTT.
2



Integrated Silicon Solution IS49NLS96400
IS49NLS96400,IS49NLS18320
 
1.2 576Mb (32Mx18) Separate I/O BGA Ballout (Top View) 
12 3
A VREF VSS VEXT
4 5678 9
VSS VSS
10
VEXT
11
TMS
12
TCK
B VDD
C VTT
D A221
E A212
F A5
D4
D5
D6
D7
D8
Q4 VSSQ
Q5 VDDQ
Q6 VSSQ
Q7 VDDQ
Q8 VSSQ
VSSQ
Q0
D0 VDD
VDDQ
Q1
D1 VTT
VSSQ
QK0#
QK0
VSS
VDDQ
Q2
D2 A20
VSSQ
Q3
D3 QVLD
G A8 A6 A7 VDD
H BA2
A9
VSS
VSS
J NF3 NF3 VDD VDD
K DK
DK# VDD VDD
L REF#
CS#
VSS
VSS
VDD A2 A1 A0
VSS VSS
A4
A3
VDD VDD BA0
CK
VDD VDD BA1 CK#
VSS VSS A14 A13
M WE#
A16
A17
VDD
N A18 D14 Q14 VSSQ
P A15 D15 Q15 VDDQ
R VSS
QK1 QK1# VSSQ
T VTT D16 Q16 VDDQ
VDD A12 A11 A10
VSSQ
Q9
D9 A19
VDDQ
Q10
D10
DM
VSSQ
Q11
D11
VSS
VDDQ
Q12
D12
VTT
U VDD
D17
Q17 VSSQ
V VREF ZQ VEXT VSS
VSSQ
VSS
Q13
VEXT
D13
TDO
VDD
TDI
Symbol Description
VDD Supply voltage
VSS Ground
VDDQ DQ power supply
VSSQ
DQ Ground
VEXT
Supply voltage
VREF
Reference voltage
VTT Termination voltage
A* Address ‐ A022
BA* Banks ‐ BA02
D* Input data
Q* Output data
DK* Input data clock(Differential inputs)
QK* Output data clocks(outputs)
CK* Input clocks (CK, CK#)
DM Input data mask
CS#,WE#,REF# Command control pins
ZQ External impedance (25–60Ω)
QVLD
Data valid
NF Do not use, No function
T* JTAG ‐ TCK,TMS,TDO,TDI
Total
 
 
Integrated Silicon Solution, Inc. – www.issi.com –
Rev. 00E, 06/20/2012
Ball count
16
16
8
12
4
2
4
23
3
18
18
2
4
2
1
3
1
1
2
4
144
NNoOteTs:ES:
11.) RReseesreverdv efodr ffuotrurfeu utsuer. eThuiss me.aTy ohpitsiomnaallyy be 
c2oo.p nRtneiesoecntrevadeld lty ofo Gbr NefuDct.uornen uesec.t Tehdist soigGnaNl isD in. ternally 
c2o)nRneecsteedr vaendd hfaosr pfauratsuitrice cuhasrea.cTtehrisitsicssi gofn aanl aidsdress 
iinnptuetr sniganlally. Tchoisn mnaeyc toepdtioannaldly hbea scopnanrecatseidt itco GND.
3c.h Naor faucntcetiroins.t Tichsis osifgnaanl ias dindterrensasllyi ncopnuntecstiegdn aanld.  
hTahs ipsamrasaityic ochpatriaocntearlislyticbs eofc ao cnloncek cintpeudt tsoignGalN. TDhi.s 
m3)ayN ooptfiuonnaclltyi obne .coTnhneisctseidg tnoa GlNiDs .internally
connected and has parasitic characteristics
of a clock input signal. This may optionally
be connected to GND.
4) Do not use. This signal is internally
connected and has parasitic characteristics
of a I/O. This may optionally be connected
to GND. Note that if ODT is enabled, these
pins will be connected to VTT.
 
3







@ 2014 :: Datasheetspdf.com :: Semiconductors datasheet search & download site (Privacy Policy & Contact)