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MOSEL VITELIC
V826664K24S 2.5 VOLT 64M x 64 HIGH PERFORMANCE UNBUFFERED DDR SDRAM MODULE
PRELIMINARY
Features
■ 184 Pin Unbuffered 67,108,864 x 64 bit Organization DDR SDRAM Modules ■ Utilizes High Performance 32M x 8 DDR SDRAM in TSOPII-66 Packages ■ Single +2.5V (± 0.2V) Power Supply ■ Programmable CAS Latency, Burst Length, and Wrap Sequence (Sequential & Interleave) ■ Auto Refresh (CBR) and Self Refresh ■ All Inputs, Outputs are SSTL-2 Compatible ■ 8192 Refresh Cycles every 64 ms ■ Serial Presence Detect (SPD) ■ DDR SDRAM Performance
Description
The V826664K24S memory module is organized 67,108,864 x 64 bits in a 184 pin memory module. The 64M x 64 memory module uses 16 MoselVitelic 32M x 8 DDR SDRAM. The x64 modules are ideal for use in high performance computer systems where increased memory density and fast access times are required.
Component Used
tCK tAC Clock Frequency (max.) Clock Cycle Time CAS Latency = 2.5
B1
143
B0
133
A1
125
Units
MHz
(PC266A) (PC266B) (PC200)
7
7.5
8
ns
V826664K24S Rev. 1.0 April 2002
1
MOSEL VITELIC
V826664K24S
Functional Block Diagram
CS0
DM I/O 7 I/O 6 I/O 1 I/O 0 I/O 5 I/O 4 I/O 3 I/O 2 CS DQS
CS1 DQS4 DM4
DM I/O 0 I/O 1 I/O 6 I/O 7 I/O 2 I/O 3 I/O 4 I/O 5 CS DQS DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 DM I/O 7 I/O 6 I/O 1 I/O 0 I/O 5 I/O 4 I/O 3 I/O 2 CS DQS
DQS0 DM0
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
D0
D8
D4
DM I/O 0 I/O 1 I/O 6 I/O 7 I/O 2 I/O 3 I/O 4 I/O 5
CS
DQS
D12
DQS1 DM1
DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 DM I/O 7 I/O 6 I/O 1 I/O 0 I/O 5 I/O 4 I/O 3 I/O 2 CS DQS
DQS5 DM5
D1
DM I/O 0 I/O 1 I/O 6 I/O 7 I/O 2 I/O 3 I/O 4 I/O 5 CS DQS
D9
DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47
DM I/O 7 I/O 6 I/O 1 I/O 0 I/O 5 I/O 4 I/O 3 I/O 2
CS
DQS
D5
DM I/O 0 I/O 1 I/O 6 I/O 7 I/O 2 I/O 3 I/O 4 I/O 5
CS
DQS
D13
DQS2 DM2
DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 DM I/O 7 I/O 6 I/O 1 I/O 0 I/O 5 I/O 4 I/O 3 I/O 2 CS DQS DM I/O 0 I/O 1 I/O 6 I/O 7 I/O 2 I/O 3 I/O 4 I/O 5 CS DQS
DQS6 DM6
D2 D10
DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 DM I/O 7 I/O 6 I/O 1 I/O 0 I/O 5 I/O 4 I/O 3 I/O 2 CS DQS
D6
DM I/O 0 I/O 1 I/O 6 I/O 7 I/O 2 I/O 3 I/O 4 I/O 5
CS
DQS
D14
DQS3 DM3
DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 DM I/O 7 I/O 6 I/O 1 I/O 0 I/O 5 I/O 4 I/O 3 I/O 2 CS DQS
DQS7 DM7
DM I/O 0 I/O 1 I/O 6 I/O 7 I/O 2 I/O 3 I/O 4 I/O 5 CS DQS DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 DM I/O 7 I/O 6 I/O 1 I/O 0 I/O 5 I/O 4 I/O 3 I/O 2 CS DQS
D3
D11
D7
DM I/O 0 I/O 1 I/O 6 I/O 7 I/O 2 I/O 3 I/O 4 I/O 5
CS DQS
D15
*Clock Net Wiring Dram1 Serial PD SCL A0 SA0 BA0 - BA1 A0 - A12 RAS CAS VDD /VDDQ A1 SA1 A2 SA2 SDA
Clock Wiring Clock SDRAMs Input CK0/CK0 CK1/CK1 CK2/CK2 4 SDRAMs 6 SDRAMs 6 SDRAMs
Card Edge
Dram2 R=120Ω Dram3 *(Cap.) Dram4 *(Cap.) Dram5 Dram6
BA0-BA1: SDRAMs D0 - D15 A0-A12: SDRAMs D0 - D15 RAS: SDRAMs D0 - D15 CAS: SDRAMs D0 - D15 CKE1 CKE0 WE CKE: SDRAMs D8 - D15 CKE: SDRAMs D0 - D7 WE: SDRAMs D0 - D15 *If four DRAMs are loaded, Cap will replace.