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ADEBC2808 Dataheets PDF



Part Number ADEBC2808
Manufacturers A-Data Technology
Logo A-Data Technology
Description PC-133 SDRAM Unbuffered SO-DIMM
Datasheet ADEBC2808 DatasheetADEBC2808 Datasheet (PDF)

A-Data www.DataSheet4U.com ADEBC2808 PC-133 SDRAM Unbuffered SO-DIMM 32Mx64bits SDRAM DIMM based on 16Mx16, 4Bank, 8K Refresh, 3.3V SDRAM General Description The ADEBC2808 is 32Mx64 bits Synchronous DRAM Modules, The modules are composed of eight 16Mx16 bits CMOS Synchronous DRAMs in TSOP-II 400mil 54pin package and one 2Kbit EEPROM in 8pin TSSOP(TSOP) package on a 144pin glass–epoxy printed circuit board. The A-Data is a Dual In-line Memory Module and is intended for mounting onto 144-pins e.

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A-Data www.DataSheet4U.com ADEBC2808 PC-133 SDRAM Unbuffered SO-DIMM 32Mx64bits SDRAM DIMM based on 16Mx16, 4Bank, 8K Refresh, 3.3V SDRAM General Description The ADEBC2808 is 32Mx64 bits Synchronous DRAM Modules, The modules are composed of eight 16Mx16 bits CMOS Synchronous DRAMs in TSOP-II 400mil 54pin package and one 2Kbit EEPROM in 8pin TSSOP(TSOP) package on a 144pin glass–epoxy printed circuit board. The A-Data is a Dual In-line Memory Module and is intended for mounting onto 144-pins edge connector sockets. Fully synchronous operation referenced to the positive edge of the clock. All inputs and outputs are synchronized with the rising edge of the clock. The data paths are internally pipelined to achieve very high bandwidth. Features •PC-133 support •Auto refresh and self refresh •8192 refresh cycles / 64ms •Single 3.3±0.3V power supply •All device pins are compatible with LVTTL interface •Data mask function by DQM •Serial Presence Detect with EEPROM •Module bank : two physical bank •PCB : BSS960,Height (31.75mm),double sided component, Six layers Ordering Information. Part No. ADEBC2808 Frequency 133Mhz Bank 4 Banks Ref. 8K Package TSOP II Pin Assignment FRONT SIDE BACK SIDE PIN NAME PIN NAME PIN NAME PIN NAME PIN NAME PIN NAME PIN NAME PIN NAME 1 VSS 19 DQ7 37 DQ8 55 VSS 73 NC 91 VSS 109 A9 127 DQ27 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 VSS DQ0 DQ32 DQ1 DQ33 DQ2 DQ34 DQ3 DQ35 VDD VDD DQ4 DQ36 DQ5 DQ37 DQ6 DQ38 20 21 DQ39 VSS 38 39 DQ40 DQ9 DQ41 DQ10 DQ42 DQ11 DQ43 VDD VDD DQ12 DQ44 DQ13 DQ45 DQ14 DQ46 DQ15 DQ47 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 VSS NC NC NC NC CK0 CKE0 VDD VDD /RAS /CAS /WE CKE1 /CS0 A12 /CS1 *A13 74 75 76 77 78 79 80 81 82 83 84 85 83 87 88 89 90 CK1 VSS VSS NC NC NC NC VDD 92 93 94 95 96 97 98 99 VSS 110 BA1 128 DQ59 DQ20 111 A10/AP 129 VDD DQ52 112 DQ21 113 A11 VDD 130 VDD 131 DQ28 22 VSS 40 23 DQM0 41 24 DQM4 42 25 DQM1 43 26 DQM5 44 27 VDD 45 28 29 30 31 32 33 34 35 36 VDD A0 A3 A1 A4 A2 A5 VSS VSS 46 47 48 49 50 51 52 53 54 DQ53 114 VDD 132 DQ60 DQ22 115 DQM2 133 DQ29 DQ54 116 DQM6 134 DQ61 DQ23 117 DQM3 135 DQ30 VDD 100 DQ55 118 DQM7 136 DQ62 DQ16 101 VDD 119 VSS 137 DQ31 DQ48 102 VDD 120 VSS 138 DQ63 DQ17 103 A6 121 DQ24 139 VSS DQ49 104 DQ18 105 DQ50 106 DQ19 107 DQ51 108 A7 A8 BA0 VSS VSS 122 DQ56 140 VSS 123 DQ25 141 **SDA 124 DQ57 142 **SCL 125 DQ26 143 VDD 126 DQ58 144 VDD * These pins are not used in this module. ** These pins should be NC in the system which does not support SPD. Rev 1 April, 2001 1 A-Data www.DataSheet4U.com ADEBC2808 Pin Description PIN CK0~1 CKE0~1 NAME System Clock Clock Enable FUNCTION Active on the positive edge to sample all inputs. Masks system clock to freeze operation from the next clock cycle. CKE should be enabled at least on cycle prior new command. Disable input buffers for power down in standby /CS0~1 Chip Select Disables or Enables device operation by masking or enabling all input except CK, CKE and L(U)DQM A0~A12 Address Row / Column address are multiplexed on the same pins. Selects bank to be activated during row address latch time. Selects bank for read / write during column address latch time. DQ0~DQ63 Data DQM0~7 /RAS /CAS /WE Data Mask Row Address Strobe Column Address Strobe Write Enable Data inputs / outputs are multiplexed on the same pins. Makes data output Hi-Z, Latches row addresses on the positive edge of the CLK with /RAS low Latches Column addresses on the positive edge of the CLK with /CAS low Enables write operation and row recharge. Power and Ground for the input buffers and the core logic. EEPROM serial data I/O EEPROM clock input EEPROM address input This pin is recommended to be left No Connection on the device. BA0~BA1 Banks Select VDD/VSS Power Supply/Ground SDA SCL SA0~2 NC Serial data I/O Serial clock Address in EEPROM No Connection Rev 1 April, 2001 2 A-Data www.DataSheet4U.com ADEBC2808 Block Diagram /CS0 /CS1 /CS LDQM /CS LDQM DQM0 /CS LDQM /CS LDQM DQM2 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 D0 UDQM DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 D4 UDQM DQM1 DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 D1 UDQM DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 D5 UDQM DQM3 DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 /CS LDQM DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 /CS LDQM DQM4 D2 UDQM D6 UDQM DQM5 DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 /CS LDQM D3 UDQM DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 /CS LDQM DQM6 D7 UDQM DQM7 /RAS.


CB16 ADEBC2808 ADECB1608


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